"가늘게, 더 가늘게…" IMEC 1나노 반도체 공정 로드맵 제시

IMEC 반도체 미세공정 및 부품 R&D 총괄 나명희 부사장 강연

트랜지스터 구조와 재료 개선을 통한 ‘무어의 법칙’ 연장

2나노 포크시트, 1나노 CFET 구조 적용

전 세계적으로 반도체 업계의 초미세 공정 경쟁이 거세진 가운데 유럽 최대 반도체 나노기술 연구소 IMEC의 1나노미터(nm) 반도체 기술 공정 로드맵이 업계 눈길을 끌고 있다. 

IMEC는 반도체 설계부터 공정, 소자, 시험, 제작 등 모든 공정의 연구개발(R&D)을 지원하는 네덜란드, 벨기에, 프랑스 합작의 반도체 종합연구소다. 현재 약 100개국과 공동연구 중이다.

특히 지난해 10월 IMEC 주최로 일본 도쿄에서 열린 'IMEC 테크놀로지 포럼 재팬 2019(ITF 재팬 2019)'의 나명희 IMEC 부사장 강연을 통해 IMEC의 '1나노 반도체 공정 실현 로드맵'을 엿볼 수 있다. 

나 부사장은 2019년부터 IMEC에 합류해 반도체 미세 공정 및 부품 R&D 부문을 총괄하고 있다. 그는 과거 IBM에서 18년간 근무하면서 최첨단 반도체 공정 연구에 주력해 왔다. 

당시 나 부사장은 ‘반도체 공정 미세화를 향한 길’이라는 주제 강연에서 28나노부터 1나노까지 IMEC의 반도체 공정 전체 로드맵을 제시했다.

특히 1나노미터(nm) 공정 기술 로드맵에 가장 눈길이 쏠렸다. 1nm은 10억분의 1m를 말한다. 이것은 머리카락 두께의 5만분의 1에 해당하는 크기다.

나 부사장은 강연에서 반도체 칩이 미세화, 집적화할수록 공정의 복잡성 때문에 제조비용이 올라가기 때문엔 트랜지스터 1개당 제조비용을 기대한만큼 내리기 힘들며 이로써 ‘무어의 법칙’을 따라잡는 게 어려워졌다고 했다. 무어의 법칙은 반도체 내 트랜지스터 수가 2년마다 갑절로 늘어나 칩 처리능력이 2배로 향상된다는 법칙이다.

나 부사장은 이처럼 무어의 법칙이 이미 통하지 않은 지는 오래됐지만, IMEC는 포기하지 않고 트랜지스터 구조와 재료를 지속적으로 개선하는 한편, 공정의 최적화를 통해 1나노까지 달하는 기술 로드맵을 제시했다고 밝혔다.
 

1나노 공정을 향한 반도체 공정 기술 로드맵[자료=IMEC 제공]

나 부사장에 따르면 28나노 공정은 HKMG(하이K메탈게이트) 공정을 적용하며, 14~16나노부터는 전통적인 평면 구조에서 핀펫(Fin-FET) 구조 공정으로 생산한다. 핀펫 공정은 평면 구조 한계를 넘기 위해 도입된 기술로, 위·좌·우 3면만을 게이트로 쓰는 3차원 방식이다. 채널 모양이 지느러미(Fin)를 닮았다고 해서 붙은 이름이다. 

이어 5~7나노 공정부터는 노광·식각·증착 공정(MOL)에서 일산화탄소(Co)를 배선재료로 채택하고 극자외선(EUV) 리소그래피(노광) 장비를 통해 핀펫 구조를 더욱 세밀화한다.

그리고 3~4 나노 공정부터는 핀펫이 게이트올어라운드(GAA, Gate-All-Around) 구조로 대체됐다. 위·좌·우 3면만을 게이트로 쓰는 핀펫과 달리 아랫면까지 모두 쓰는 4차원 방식이다. 1세대 GAA는 실리콘 나노시트를 적용했다.

나 부사장은 2나노 공정부터는 핀펫 구조의 물리적 한계를 극복하기 위해 한층 업그레이드 된 포크시트(Forksheet) 구조를 기반으로 한다고 설명했다. 

포크시트란, N형 펫(FET, 전계효과트랜지스터)과 P형 펫의 나노시트가 긴밀히 붙어있고, 이 가운데 ‘절연벽’이란 게 존재하는데, 바로 이것을 가리키는 용어다. 절단면이 포크와 유사하다고 해서 붙여진 이름이다. 

그리고 1나노 공정에서는 CFET(The Complementary FET) 공정을 채택한다. 여기에서는 P형 펫 위에 N형 펫을 쌓는 방식이다. 즉 서로 다른 전도 유형의 트랜지스터를 교대로 3차원적으로 쌓아 셀 면적을 크게 감소시키는 것이다. 또 여기에 ‘하이(High)-NA’EUV 노광 공정을 통해 트랜지스터 구조를 한층 더 축소할 수 있다.
 

반도체 칩 구조 발전 로드맵[자료=IMEC]

나 부사장은 IMEC는 또 2차원적 재료와 스핀트로닉스(전자 자전학), 그리고 양자 컴퓨팅을 도입하는 방안도 검토 중이라고 밝혔다. 고도의 미세 공정을 위해 설계와 공정의 동시 최적화(DTCO) 이외에도 시스템과 공정의 동시 최적화(STCO)도 중요하다는 게 그의 설명이다. 

나 부사장은 기존의 정적램(SRAM)은 각 메모리 셀 평면을 5개 트랜지스터로 구성해야 했지만, IMEC는 트랜지스터 구조와 전력선을 개선하는 방식으로 SRAM 트랜지스터의 수를 각 메모리셀 당 4.4개까지 줄일 수 있다고 강조했다. 사실상 SRAM의 면적 단위를 3분의 2 수준으로 줄인 셈이다.

아울러 나 부사장은 무어의 법칙을 연장할 수 있는 또 다른 기술로 3D 패키징도 함께 언급했다. 

그는 IMEC가 현재 수직적 적층과 수평적 미세 공정을 동시에 연구해 시스템 집적도를 높이기 위해 노력하고 있다고 말했다. 이를 위해 공정기술, 설계기술, 시스템 기술 최적화에도 주력한다는 계획이다.